模型功能 实现寄存器之间的连线 实现寄存器的声明 建构时钟的时序系统 模型框图 `timescale 1ns / 1ps /* */ // ******************************************************************************* ...

模型功能 常数在verilog设计中具备特殊的含义 一个可以由编译器进行处理的数 和C语言中常数一个不变的变量的作用不同 在verilog中，常数更多地作为预编译变量以提高设计的灵活性 在上一篇文章中已经使用的genvar i就是用于级联变量而存在 也就是说 verilog的常数更多地服务于结构描述 ...

很早就有在博客中记录技术细节，分享一些自己体会的想法，拖着拖着也就到了现在。毕业至今已经半年有余，随着项目越来越深入，感觉可以慢慢进行总结工作了。趁着2024伊始，就先开个头吧，这篇博客暂时作为汇总篇，记录在这几个月以及之后从FPGA初学者到也算有一定理解程度的学习过程。 前言 回想我的编程之旅其实 ...

在正式开始前，我必须要交代一下，我写这些博客的原因：主要是想记录和梳理一下自己如何学习数字IC这个我也许余身都要从事的行业，如果能给读者带来帮助，那便是更好不过的事情了。 作为一个经历过千万人高考，百万人考研的人来说，学习并不是一件轻松的事，更可能算的上幸苦，得益于我们的教育系统，我成为了一个半吊子 ...

因为毕设是CPU的低功耗设计，所以开始看cpu，打算还是先从这个tinyriscv学起，昨天把环境下好了，第一步是用git去clone代码，这个首先要下载git，然后在目标文件夹鼠标右键，选择“open git bush here”，再输入项目的url，就可以了。方法不难。b站有详细教程 接下来是安 ...

SDRAM基本信息 储存能力计算 4X16X4=256（Mbit），注意不是MByte SDRAM控制 sdram包含两个部分：sdram_ctrl、fifo_ctrl。 sdram_ctrl：其顶层为SDRAM的控制模块内部实例化了5个模块，有初始化、自刷新、写和读模块，还有一个仲裁模块对这四个不 ...

# 实验目的 - 熟悉并掌握 MIPS 计算机中寄存器堆的原理和设计方法 - 理解源操作数/目的操作数的概念 # 实验环境 * Vivado 集成开发环境 # MIPS寄存器  * ...

# 简介 ### 按键 按键是输入设备，一般来说，按键在没有按下的时候是高电平；当按键按下的时候，为低电平。 在***DE2-70 User Manual***中 > Each switch provides a high logic level (3.3 volts) when it is not ...

# 同步电路与异步电路 - ## 同步电路 - 电路中所有触发器均连接同一个时钟脉冲源，触发器的状态变化均与时钟脉冲信号同步； - 电路中所有时钟同源同相； - 同相位时钟：始终频率不同，但是时钟边沿对齐； - ![](https://img2023.cnblogs.com/blog/1964011 ...

## 什么是downlink数据 downlink指的是相机传输到host采集卡的高速链路，其中包含了如下类型的数据： 1、Stream Data 2、Trigger Ack, Trigger； 3、Ack (reply data)； 4、Event, Heartbeat ![](https://i ...

## 什么是GTH GTH 是Xilinx UltraScale系列FPGA上高速收发器的一种类型，本质上和其它名称如GTP, GTX等只是器件类型不同、速率有差异；GTH 最低速率在500Mbps，最高在16Gbps ![](https://img2023.cnblogs.com/blog/274 ...

数字IC经典电路设计 经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步 ...

偶数分频：无论是通过D触发器还是计数器实现，这类分频都是最容易得到的，并且占空比容易控制在50%。对于D触发器实现偶数分频来说，分频数只能得2^n，其余分频数只能由计数器法等其他方法实现。除此以外，随着分频的数目不断增大，通过D触发器实现触发器数目会增多，在电路设计的过程中应当考虑面积因素。对于计数... ...

首先值得说明的是，在这个项目几乎完成之际，笔者才愈发体会到了硬件思维和软件思维的云泥之别。不幸的是，在此项目的实现过程中，绝大部分代码的思维仍然是软件思维，因此该项目主要模块的设计部分可能并不能体现硬件操作的独到之处，不符合硬件工程师的基本设计思维，所以此主题文章仅用于学习交流以及记录一次FPGA项 ...

引言 推排序常常应用在操作系统的任务调度中，尝试使用硬件对堆排序进行实现，在实现的过程中不使用function和tasks语法，即真·硬件实现 参考的博客 也就这一个博客有介绍 堆排序的Verilog实现 原理 ~~堆排序还需要复习一遍吗?~~ 我肯定是要的 菜鸟-堆排序 图解排序算法(三)之堆排序 ...

1、sobel算子 Sobel 算法是像素图像边缘检测中最重要的算子之一，在机器学习、数字媒体、计算机 视觉等信息科技领域起着举足轻重的作用。在技术上，它是一个离散的一阶差分算子，用来 计算图像亮度函数的一阶梯度之近似值。在图像的任何一点使用此算子，将会产生该点对应 的梯度矢量或是其法矢。 Sobe ...

本文将介绍一个完全用Verilog HDL手写的AMBA片上系统，项目的主题是设计一个基于AMBA总线的流水灯控制系统。项目中所有数字逻辑电路部分RTL设计通过Verilog实现，然后利用Vivado平台对RTL模型进行仿真、综合与布线并在在FPGA开发板上进行板级验证。 ...

本项目用Verilog HDL语言设计了AHB总线上的SRAM控制器，SRAM存储器在AHB总线上作为AHB slave存在，该SRAM控制器 1.支持单周期的SRAM读写操作 2.支持低功耗工作 3.添加了DFT功能，通过BIST内建自测试实现，March C-作为测试算法 ...

小梅哥的这个ZYNQ开发板上的DDR3位于PS侧，PL侧想要使用DDR3作为缓存的话，得通过HP接口来与PS侧的DDR3控制进行通信。 本次实验在小梅哥OV5640工程的基础上，通过修改VDMA的S2MM端的模块而来的。 将VMDA的帧缓存区设为1，关闭帧同步的功能后，其实和DMA差不多。 一、需要 ...

VL59 根据RTL图编写Verilog程序 这题比较简单，照着写就好了。 `timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; al ...